SCMDCLK取SCMDCLK#是差分时钟输出对，地址和节制信号都正在这个两个Clock正负边缘的交叉点采样。每个DIMM共有三对。
这个信号为一由ICH输出对cpu提出中缀要求的信号，外围设备需要处置数据时，对中缀节制器提出中缀要求，当cpu侦测到INTR为High时，cpu先完成正正在施行的总线周期，然后才起头处置INTR中缀要求。
正在地址阶段完成后一个频次，或是所有写入买卖的数据阶段期间，正在IDRY#被驱动到僭态后一个频次，由Initiator驱动。所有读取买卖的数据阶段期间，正在TRDY#被驱动到僭态后一个频次，它也
这个信号凡是由ICH（南桥）发给cpu，来告诉cpu电源已OK，若这个信号没有供到cpu，cpu将不克不及动做。
此信号由ICH（南桥）输出至cpu的信号。它是让cpu正在Real Mode（线兆字节）地址空间，当跨越1 Mbyte位空间时A20M＃为Low，A20被驱动为0而使地址从动折返到第一个1Mbyte地址空间上。
当正在写周期无效时，正在内存中传输的数据被屏障。正在这八个信号中每个信号担任八根数据线］ （I/O） Data Strobe（数据选通）
当沉相信号被驱动成低态时，它会所有PCI组态缓存器Master及Target形态机械取输出驱动器回到初始化形态。RST#可正在分歧步于PCI CLK边缘的情况下，被驱动或反驱动。RST#的设定也将其它的安拆特定功能初始化，可是这从题超出PCI规格的笵围。所有PCI输出信号必需被驱动成最后的形态。凡是，这暗示它们必需是三态的。
这个信号为一ICH输出至cpu的信号。当cpu呈现浮点运算错误时需要此信号响应cpu。IGNNE#为Low时，cpu会忽略任何已发生但尚未处置的不成遮盖的浮点运算错误。但若IGNNE#为High时，又有错误存正在时，若下一个浮点指令是FINIT、FCLEX、FSAVE等浮点指令中之一时，cpu会继续施行这个浮点指令但若指令不是上述指令时cpu会遏制施行而期待外部中缀来处置这个错误。
这个信号申明Master能否能够接管先前以低优先权请求的要读取的数据。当RBF#为Low时，中裁器将遏制以低优先权去读取数据到Master。
这些信号次要用于数据总线的极性，当数据总正在线的数据反向时，这些信号应为Low。这四个信号每个各担任16个数据总线.DBSY# （I/O） Data Bus Busy（数据总线忙）
Target备妥被目前所寻址的Target驱动。当Target预备完成目前的数据阶段（数据传输）时，它就会被驱动到低态。若是正在统一个PCI CLK信号的上升边缘，Target 驱动TRDY#到低态且Initiator驱动IDRY#到低态的话，则此数据阶段便告完成。正在读取期间，TRDY#被驱动暗示Target正正在驱动无效的数据到数据总线上。正在写入期间，TRDY#被驱动暗示Target预备领受来自Master的材料。期待形态会被插入到目前的材料阶段里，曲到取样到TRDY#取IRDY#都被驱动到低态为止。
这个信号能够供给2X的时序为AGP，它担任总线# （I/O） AD Bus Strobe 1（地址数据总线选通）
当这个信号被时申明正在地址信号上的数据是无效的。正在一个新的买卖中，所有Bus上的信号都正在ADS#能否无效，一但ADS#无效，它们将会做一些响应的动做，如：奇偶查抄、协义查抄、地址译码等操做。
这个信号能够供给2X的时序为AGP，它担任总线# （I/O） AD Bus Strobe 0（地址数据总线选通）
这些信号线是数据总线次要担任传输数据。它们供给了cpu取NB（北桥）之间64 Bit的通道。只要当DRDY#为Low时，总正在线的数据才为无效，不然视为无效数据。
这组信号有三BIT，能够构成八组，每组别离暗示当前总线 （I/O） AD Bus Strobe 0（地址数据总线选通）
这个信号正在AGPn 和谈中晦气用，可是它用正在PCI和谈中由操做系统来办理。关于PME#的细致定义请加入PCI和谈规范。
该信号无效时，暗示驱动它的设备已成为当前防问的方针设备。换言之，该信号的无效申明总正在线某处的某一设备已被选中。若是一个从设备启动一个买卖而且正在6个CLK周期内设有检测到DEVSEL#无效，它必需假定方针设备没能反映或者地址不存正在，从而实施从设备缺省。
这个信号次要用于一个总线的延迟通过任一个总线代办署理，正在这个期间，当前总线的具有者不克不及做任何一个新的买卖。
从AGP成长来看，有1X、2X、4X和8X四种模式，每种模式所利用的电压也不尽不异，那AGP节制器怎样知到你插的是什么样的显卡呢？就是通过这个信号来告诉AGP Control的。用这个信号来设定当前显卡所需的电压。
是由目前的Initiator驱动，它暗示买卖的起头（当它起头被驱动到低态时）取期间（正在它被驱动支低态期间）。为了碓定能否曾经取得总线具有权，Master必需正在统一个PCI CLK信号的上边缘，取样到FRAME#取IRDY#都被反驱动到高态，且GNT#被驱动到低态。买卖能够是由正在目前的Initiator取目前所寻址的Target间一到多次数据传输构成。当Initiator预备完成最初一次数据阶段时，FRAME#就会被反驱动到高态。
这个信号申明AGPn Master曾经预备好当前买卖所需的数据，它只用正在写操做，AGP Master不答应插入期待形态。
当cpu的温度传感器侦测到cpu的温度跨越它设定的最高度温度时，这个信号将会变Low，响应的cpu的温度节制电就会动做。
暗示办理者对总线利用之要求已被同意，此为一对一之信号，每一办理者都有取其相对应之GNT#信号。
当Reset为High时cpu内部被沉置到一个已知的形态而且起头从地址0FFFFFFF0H读取沉置后的第一个指令。cpu内部的TLB（地址转换参考缓存器）、BTB（不合地址缓存器）以及SDC（区段地址转换高速缓存）当沉置发生时内部数据全数都变成无效。
这个信号将会毗连一颗电阻到地，次要用于内部颜色调色板DAC。这颗电阻的阻值一般为169奥姆，精度为1％。
当TRDY#为Low时，暗示方针曾经预备好，能够领受数据。当为High时，Target没有预备好。
这个信号毗连NB（北桥）取显示器，这个Clock属于I睠接口，它取DDCA_DATA组合利用，用于读取显示器的数据。
这个Pin次要用于选择打印机模式，为High时，暗示打印机被选择。打印有两种模式能够被设定ECP和EEP。
这个信号申明Master能否能够预备接管从焦点节制器的快写数据。当WBF#为Low时，中裁器将遏制这个快写数据的买卖。
傍边裁器收到Initiator发出请求后，若当前总线为空闲，中裁器就会通过GNT#把总线节制权交给Initiator。
这个信号申明AGPn Target曾经预备好整个买卖所需要读的数据，这个Target能够插入期待形态。
这组地址信号定义了cpu的最大内存寻址空间为4GB。正在地址周期的第一个子周期中，这些Pin传输的是买卖的地址，正在地址周期的第二个子周期中，这些Pin传输的是这个买卖的消息类型。
这个信号为一由ICH输出至cpu的信号，取Reset功能上很是雷同，但取Reset分歧的是cpu内部L1 Cache和浮点运算操做形态并没被无效化。但TLB（地址转换参考缓存器）取BTB（不合地址缓存器）内数据则被无效化了。INIT＃另一点取Reset分歧的是cpu必需比及正在指令取指令之间的空档才会被确认，而使cpu进入启始形态。
取外部设备、存储器的毗连和数据互换都需要通过接口设备来实现，前者被称为I/O接口，尔后者则被称为存储器接口。存储器凡是正在通过系统总线把I/O电和外围设备联系正在一路。好比SATA，它是Serial ATA的缩写，即串行ATA。这是一种完全分歧于并行ATA的新型硬盘接口类型，因为采用串行体例传输数据而得名。SATA总线利用嵌入式时钟信号，具备了更强的纠错能力，取以往比拟其最大的区别正在于能对传输指令（不只仅是数据）进行查抄，若是发觉错误会从动矫正，这正在很大程度上提高了数据传输的靠得住性。串行接口还具有布局简单、支撑热插拔的长处。
当BPRI#无效时，除非这个请求正正在被锁定。它必需被毗连到系统总线的恰当Pin 。这个信号次要用于对系统总线利用权的仲裁，曲到所有的请求都完成才总线］ （I/O） Bus Select（总线选择）所有其它的设备都要遏制发出新的请求，总线所有者要一直连结BPRI#为无效，
这个信号一般由cpu拉到地，正在从机板上的感化次要是来告诉从机板cpu是不是第一次插入。若是第一次插入它会让你进CMOS对cpu进行从头设定。
这是正在一个单位（Atomic）买卖序列期间（列如：正在读取/点窜/写入操做期间），Initiator用来锁定（Lock）目前所寻址的Target的。
会被目前所寻址的Target驱动。正在地址阶段完成后的一个频次，Initiator将PAR驱动到高或低态，以地址总线］取四条指令/位组致能线］是偶同位（Even Parity）。
Initiatorn 备妥被目前的Bus Master（买卖的Initiator）驱动。正在写入期间，IRDY#被驱动暗示Initiator预备领受从目前所寻址的Target传来的材料。为了确定Master曾经取得总线具有权，它必需正在统一个PCI CLK信号的上升边缘，取样到FRAME#取IRDY#都被反驱动到高态，且GNT#被驱动到低态。
这个些信号定义了正在每个内存行中哪个Bank被选择。Bank选择信号和内存地址信号结合利用可寻址到内存的任何单位。
这个信号为一cpu输出至ICH（南桥）的信号。当cpu内部浮点运算器发生一个不成遮盖的浮点运算错误时，FERR#被cpu驱动为Low。
这个信号毗连NB（北桥）取显示器，这个Data取Clock 一样也属于I睠接口，它取DDCA_CLK组合利用，用于读取显示器的数据。
这些信号次要用于捕捉数据。这八个信号每个信号担任八根数据线］ （O） Clock Enable（时钟答应）
当总线具有者正在利用总线时，会驱动DBSY#为Low暗示总线正在忙。当DBSY#为High时，数据总线］# （I/O） Data Parity（数据奇偶校验）
当DRDY#为Low时，当前数据总正在线的数据是无效的，若为High时，则总正在线］# （I/O） Data Strobe
这个信号能够供给4X的时序为AGP，它担任总线 （I/O） AD Bus Strobe 1（地址数据总线选通）
由Initiator驱动，正在AD Bus上传输地址时，用来暗示当前要动做的指令。正在ADn Bus上传输数据时，用来暗示正在目前被寻址之Dword 内将要被传输的字节，以及用来传输数据的数据径。
两个信号线为系统办理总线，以南桥为节制核心，对从机板的一些Device进行读写操做，如倍频IC、SPD等等。这两个信号正在外部必需通过电阻进行Pull High。